2024年4月30日，楷登電子（Cadence ）與臺積電（TSMC）深化了雙方的長期合作，官宣了一系列旨在加速設(shè)計的創(chuàng)新技術(shù)進展，包括從3D-IC和先進制程節(jié)點到設(shè)計 IP 和光電學的開發(fā)。

Cadence Integrity 3D-IC 平臺是適用于 TSMC 所有最新 3DFabric™ 的業(yè)內(nèi)綜合解決方案，產(chǎn)品現(xiàn)可支持層次化 3Dblox 規(guī)范，將多個 chiplet 集成到各個層次中，以實現(xiàn)重復使用和模塊化設(shè)計。它還包括為簡化 chiplet 組裝和設(shè)計而開發(fā)的新功能，以及自動對齊標記插入流程，以加快在不同中間層和封裝上堆疊 chiplet 的設(shè)計和組裝。

Cadence 的數(shù)字解決方案已通過 TSMC N2 設(shè)計工藝認證，包括：Innovus™ Implementation System、Quantus™ Extraction Solution、Quantus Field Solver、Tempus™ Timing Signoff 及 ECO Solution、Pegasus™ Verification System、Liberate™ Characterization 和 Voltus™ IC Power Integrity Solution。Genus™ Synthesis Solution 同樣支持 N2 工藝。Cadence 和 TSMC 正在合作開發(fā) AI 驅(qū)動的 Cadence 解決方案，驅(qū)動 AI 輔助的設(shè)計流程，以提高設(shè)計生產(chǎn)力和 PPA 優(yōu)化 。

Cadence 定制/模擬設(shè)計流程已經(jīng)過 TSMC 最新 N2 制程設(shè)計套件（PDK）的全面認證：針對 TSMC N2 PDK 經(jīng)過優(yōu)化的 Cadence 定制工具包括：用于設(shè)計輸入的 Virtuoso® Schematic Editor 和用于分析的 Virtuoso ADE Suite（均為 Virtuoso Studio 的一部分），以及集成的 Spectre® 仿真器。它們在管理工藝角仿真、統(tǒng)計分析、設(shè)計對中以及電路優(yōu)化方面的功能都得到了增強，而這些都是目前先進節(jié)點設(shè)計常用的功能。

Cadence 和 TSMC 緊密合作，發(fā)布了從N16 到 N6 RF 的 Virtuoso Studio 遷移參考流程，以大幅縮短周轉(zhuǎn)時間。

Cadence 宣布推出適用于臺積電 N3 工藝的業(yè)界領(lǐng)先 IP 核全面產(chǎn)品組合，包括Cadence 適用于 TSMC N3 工藝的 UCIe™ IP，提供先進封裝和標準封裝兩種選項；Cadence 存儲器接口 IP 組合（DDR5、LPDDR5 和 GDDR6）經(jīng)過硅驗證；Cadence 面向 TSMC N3 工藝的 PCIe® 5.0 / CXL2.0 和 PCIe 6.0 / CXL3.0 IP。

Cadence EMX 3D Planar Solver 已獲得 TSMC N5 工藝技術(shù)認證。憑借該認證，雙方的共同客戶能夠?qū)?EMX Solver 無縫集成到先進節(jié)點 IC 設(shè)計流程中，從而實現(xiàn)高精度的電磁分析，克服電磁串擾和寄生的挑戰(zhàn)。據(jù)悉，N2 和 N3 工藝技術(shù)的認證工作也在順利進行中。

此外，Cadence 和 TSMC 合作開發(fā)了 COUPE 三維光子工藝的設(shè)計流程，該流程依托 Cadence Integrity 3D-IC 平臺。TSMC COUPE 技術(shù)實現(xiàn)了光子 IC 與電子 IC 的異構(gòu)集成，同時將耦合損耗降至最低。Cadence 正在開發(fā)的設(shè)計流程將支持 TSMC 的 COUPE 技術(shù)，包括 Cadence Spectre X Simulator、Virtuoso Studio、EMX 3D Planar Solver 和 Pegasus Verification System，

封面圖片來源：拍信網(wǎng)