日前IEEE IEDM國際電子元件會議，英特爾、臺積電和三星都展示CFET晶體管解決方案，堆棧式CFET架構(gòu)晶體管將n和p兩種MOS元件堆疊在一起，未來將取代GAA（Gate-All-Round）成新晶體管設(shè)計，以使密度翻倍。

據(jù)悉，英特爾是首家展示CFET解決方案的大廠，2020年就公開首個早期版本。英特爾這次介紹CFET最簡單電路，就是反相器幾項改進。CMOS 反相器將相同輸入電壓發(fā)送到堆疊兩個設(shè)備的柵，并產(chǎn)生一個邏輯上與輸入相反的輸出，且反相器在一個鰭完成。英特爾還將晶體管納米片數(shù)量從兩個增加到三個，垂直間隙也從50納米減到30納米。

目前5納米制程柵極間距為50納米，是使用單側(cè)互連的簡單FinFET。三星展示的CFET解決方案，柵極間距為45/48納米，比英特爾60納米更小。盡管三星的CFET原型45納米柵極間距版性能下降，但研究員認為藉制造優(yōu)化，應(yīng)可解決問題。

三星成功處是解決電氣隔離堆疊的 n 和 p 兩種 MOS 元件漏電，關(guān)鍵是使用以化學(xué)品新型刻蝕取代濕法刻蝕。與英特爾單個晶體管使用三個納米片不同，三星是成對晶體管使用單nm片。

臺積電與三星一樣，設(shè)法將柵極間距控制在48納米，CFET解決方案特點包括一種頂部和底部晶體管間形成介電層的新方法，以保持間距。 納米片通常由硅和硅鍺的交替層形成，臺積電嘗試硅鍺專用刻蝕法，釋放硅納米線前于兩個晶體管間構(gòu)建隔離層。

預(yù)計CFET技術(shù)轉(zhuǎn)為大規(guī)模商用約需七至十年，目前仍有許多前期準備工作要做。

封面圖片來源：拍信網(wǎng)