近日，中國科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所宋志棠、雷宇研究團(tuán)隊(duì)，在三維相變存儲器（3D PCM）亞閾值讀取電路、高可靠編程電路、模型方面取得了系列進(jìn)展，成果發(fā)表在國際學(xué)術(shù)期刊IEEE Transactions on Circuits and Systems I: Regular Papers等。

一、3D PCM亞閾值讀取電路

3D PCM是最先進(jìn)的獨(dú)立式新型存儲技術(shù)之一。3D PCM讀取和編程操作都需要開啟雙向閾值選通器件（OTS），芯片的疲勞次數(shù)被限制在10E6，和傳統(tǒng)存儲器DRAM的10E16存在差距。CEA-leti（法國原子能委員會）G. Navarro等人于2017年提出了器件層面的亞閾值讀取技術(shù)，把存儲單元讀取電壓設(shè)置在OTS閾值電壓以下，提高了芯片壽命（G. Navarro, VLSI’17）。但亞閾值讀取技術(shù)在電路應(yīng)用中，有以下困難：（a）讀取電流相比常規(guī)讀取電流下降~100倍，讀取速度相應(yīng)減慢~100倍；（b）讀取裕度相比常規(guī)讀取裕度下降~50倍；（c）漏電與讀取電流比上升，可靠性大幅下降。因此，目前亞閾值讀取的相關(guān)研究仍停留在器件，未跨越到電路層面（J. Woo, ISCAS’19）。

針對以上挑戰(zhàn)，團(tuán)隊(duì)提出了一種亞閾值自適應(yīng)參考漏電補(bǔ)償（ARLC）讀出電路。ARLC讀出電路有效地采樣和補(bǔ)償了陣列中的泄漏電流，并基于所選單元的數(shù)據(jù)狀態(tài)和地址提供自適應(yīng)參考。結(jié)果顯示，相比于傳統(tǒng)讀出電路，ARLC讀出電路讀取裕度提升11.1倍，讀取速度提升85%，良率提升60.3%，讀疲勞提升51倍。

圖1 亞閾值讀取概念和電路

二、高密度3D PCM高可靠編程電路

20 nm工藝節(jié)點(diǎn)及以下，3D PCM的寫操作可靠性受到寫干擾、IR壓降、漏電等非理想因素的嚴(yán)重影響，SK Hynix和Micron公司認(rèn)為這是3D PCM難以微縮的重要原因（Micron @ IEDM’23, SK Hynix @ VLSI’23, IEDM’22 & IEDM’18）。針對以上挑戰(zhàn)，團(tuán)隊(duì)歸納了影響泄露電流大小的主要因素：選中BL上數(shù)據(jù)狀態(tài)、選中單元的行地址和選中單元的列地址。量化了泄露和最優(yōu)編程電流，提出了地址敏感和數(shù)據(jù)敏感寫電流自動配置電路。其將熱干擾導(dǎo)致周圍非晶態(tài)單元錯誤的概率降低了900倍以上，單元疲勞提高至原來的7.49倍，顯著提高了3D PCM的可靠性。

圖2 高密度3D PCM高可靠編程電路

三、1S1R存儲單元SPICE模型

1S1R是3D PCM的基本存儲單元，帶有Monte Carlo功能的 1S1R SPICE 模型是3D PCM可靠性設(shè)計(jì)和良率提升的關(guān)鍵，也是國際空白。

圖3 模型和實(shí)測數(shù)據(jù)對比

團(tuán)隊(duì)在國際上首次提出帶有Monte Carlo功能的1S1R SPICE模型，依據(jù)OTS、PCM由電場強(qiáng)度控制閾值轉(zhuǎn)換的特性，引入了參數(shù)的統(tǒng)計(jì)分布，準(zhǔn)確模擬1S1R單元電學(xué)特性的統(tǒng)計(jì)分布，并在SPICE電路級仿真中還原3D PCM的真實(shí)工藝波動，提升了電路設(shè)計(jì)的可靠性。進(jìn)一步，使用所提出的模型對亞閾值讀取的設(shè)計(jì)參數(shù)進(jìn)行了探索，包括：亞閾值讀取泄漏電流量化、最小讀出采樣時間設(shè)定、最大陣列尺寸設(shè)定、減輕泄漏電流影響的方法。

封面圖片來源：拍信網(wǎng)