三星在NAND、DRAM兩大存儲芯片上已經是世界第一，下一步的重點是邏輯工藝，三星新設立了工藝研發(fā)中心以加強代工業(yè)務，不過吸引客戶的關鍵則是三星能否及時推出各種先進的制造工藝。2017年的三星代工論壇上，三星宣布了包括8nm、6nm及5nm、4nm工藝在內的一系列新工藝，今天三星又宣布新的工藝路線圖，三星調整了一些工藝進展，表示7nm EUV工藝將在今年下半年問世，并首次公布了3nm GAAE/GAAP工藝，明確將使用新一代晶體管結構。

三星的工藝路線圖更新如下：

· 7nm LPP（7nm Low Power Plus）：三星首款使用EUV光刻工藝的半導體工藝技術，預計今年下半年投入生產，關鍵IP核心正在開發(fā)中，預計2019年上半年完成。

· 5nm LPE（5nm Low Power Early）：通過7nm LPP工藝的創(chuàng)新，5nm LPE工藝將帶來更高的面積縮放以及超低功耗優(yōu)勢。

· 4nm LPE/LPP（Low Power Early/Low Power Plus）：高度成熟的FinFET工藝將一直用到4nm節(jié)點，作為最新一代FinFET工藝，通過吸收5nm工藝的優(yōu)勢，4nm 將提供更小的cell單元、更高的性能以及更快達到量產水平的良率。

· 3nm GAAE/GAAP（3nm Gate-All-Around Early/Plus）：4nm之后三星將推出3nm工藝，該工藝節(jié)點將使用全新的架構，為了克服FinFET工藝的物理縮放以及性能限制等問題，三星開發(fā)了獨一無二的GAA技術，通過使用納米片設備制造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管）。增強柵極控制之后，3nm節(jié)點工藝的性能將會明顯提升。

此外，針對HPC高性能計算，三星還能提供從7nm LPP工藝到2.5D/3D異構封裝的100+Gbps網(wǎng)絡等等IP核心。

與去年的工藝路線圖相比，8nm、6nm工藝沒了蹤影，不確定三星是沒提還是直接跳過了，考慮到與臺積電競爭7nm工藝的重要性，三星跳過某些工藝節(jié)點也是正常的。從現(xiàn)在公布的結果來看，三星的7nm EUV工藝明顯加速了，今年下半年就能投產，雖然相關的IP核心要到明年初才能問世，不過臺積電以及GF的7nm EUV工藝都是預定明年才量產的，至于英特爾那就更遙遠了，10nm到明年底才能量產。

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