晶圓代工龍頭臺積電7納米進入量產，采用極紫外光（EUV）制程的7+納米版本將在明年量產，5納米預期2019年進入試產階段。不過，先進制程微縮對速度提升及功耗下降已有趨緩現象，但花費的成本卻是愈來愈高，為了維持在先進制程市場的領先優(yōu)勢，臺積電積極加強在封裝技術布局。

臺積電日前在美國召開的技術論壇上，發(fā)表多項新的封裝技術，除了增加多項整合扇出型封裝（InFO PoP）應用技術，亦首度宣布推出全新的多晶圓堆疊（WoW，Wafer-on-Wafer）封裝技術，以及系統級整合芯片（SoICs，system-on-integrated-chips）封裝技術。由此來看，臺積電不僅在晶圓代工市場領先同業(yè)，今后也將在封裝市場取得領先地位。

臺積電今年重頭戲在于7納米的量產，預計年底前會有超過50顆芯片完成設計定案。與16納米FF+制程相較，7納米芯片能提升35%的速度或降低65%功耗，閘極密度提升3倍。但若拿7納米與采用EUV制程的7+納米相較，閘極密度再提升20%，功耗可降低10%，速度上卻沒有顯著提升。

至于在5納米的布局上，2019年上半年可望進入風險試產階段，5納米若與正常版7納米相較，閘極密度雖明顯增加1.8倍，但速度增幅約15%，功耗降幅約20%，的確會讓客戶對于采用高成本的先進制程有所疑慮。因此，臺積電計劃加入極低臨界電壓（Extremely Low Threshold Voltage，ELTV）技術，以有效提升速度及降低功耗。

面對先進制程微縮的難度愈來愈高，臺積電也計劃利用封裝技術來提高芯片的效能。臺積電目前量產中的封裝技術，包括2.5D架構的CoWoS封裝，以及應用在手機芯片上的InFO封裝。臺積電的InFO技術已發(fā)展到第三代，將再推4款衍生性InFO封裝技術，包括可整合DRAM及基板的InFO-MS，及可應用在5G前端模組的InFO-AIP天線封裝等。

此外，臺積電也發(fā)表了全新的封裝技術，其一是將3顆裸晶透過打線封裝堆疊的方式整合為單顆芯片的WoW技術，其二是利用10納米及更先進制程的導線互連技術，來連結2顆裸晶的SoICs技術。由此來看，臺積電的封裝布局已經由單純的單顆芯片封裝，開始朝向系統級封裝（SiP）方向發(fā)展。

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