當(dāng)?shù)貢r(shí)間6月18日，在2024IEEEVLSI技術(shù)與電路研討會(huì)（2024VLSI）上，比利時(shí)微電子研究中心imec首次展示了具有堆疊底部和頂部源極/漏極觸點(diǎn)的CMOS CFET器件。雖然結(jié)果是兩個(gè)觸點(diǎn)利用正面光刻技術(shù)獲得的，但imec還展示了將底部觸點(diǎn)轉(zhuǎn)移至晶圓背面的可行性——這樣可將頂部器件的存活率從11%提升至79%。

據(jù)imec介紹，其邏輯技術(shù)路線圖設(shè)想在A7節(jié)點(diǎn)器件架構(gòu)中引入互補(bǔ)場效應(yīng)晶體管(CFET)技術(shù)。若與先進(jìn)的布線技術(shù)相輔相成，CFET有望將標(biāo)準(zhǔn)單元高度從5T降低到4T甚至更低，而不會(huì)降低性能。在集成nMOS和pMOS垂直堆疊結(jié)構(gòu)的不同方法中，與現(xiàn)有的納米片工藝流程相比，單片集成被認(rèn)為是破壞性最小的。

imec在2024VLSI研討會(huì)上首次展示的具有頂部和底部觸點(diǎn)的功能單片CMOS CFET器件，柵極長度為18nm，柵極間距為60nm，n型和p型之間的垂直間距為50nm。imec提出的工藝流程包括兩個(gè)CFET特定模塊：中間電介質(zhì)隔離(MDI)以及堆疊的底部和頂部觸點(diǎn)。

MDI是imec首創(chuàng)的一種模塊，用于隔離頂柵和底柵，并區(qū)分n型和p型器件之間的閾值電壓設(shè)置。MDI模塊基于對CFET“有源”多層Si/SiGe堆棧的修改，并允許內(nèi)部間隔物的共集成–這是一種納米片特有的功能，可將柵極與源極/漏極隔離。imec CMOS器件技術(shù)總監(jiān)Naoto Horiguchi表示：“我們采用MDI優(yōu)先方法獲得了最佳工藝控制結(jié)果，即在源極/漏極凹槽之前–在此步驟中，納米片和MDI被‘切割’以進(jìn)入通道側(cè)壁并啟動(dòng)源極/漏極外延。具有‘原位封蓋’的創(chuàng)新型源極/漏極凹槽蝕刻通過在源極/漏極凹槽期間保護(hù)柵極硬掩模/柵極間隔物實(shí)現(xiàn)了MDI優(yōu)先。”

第二個(gè)關(guān)鍵模塊是堆疊源極/漏極底部和頂部觸點(diǎn)的形成，它們通過介電隔離垂直分隔。關(guān)鍵步驟是底部觸點(diǎn)金屬填充和蝕刻，以及隨后的介電填充和蝕刻——所有這些都在與MDI堆棧相同的狹小空間內(nèi)完成。

Naoto Horiguchi認(rèn)為，在從正面開發(fā)底部觸點(diǎn)時(shí)，遇到了很多挑戰(zhàn)，可能影響底部觸點(diǎn)電阻，并限制頂部器件工藝窗口。在2024VLSI上，imec表示，盡管仍使用晶圓鍵合和減薄等額外工藝，這一設(shè)計(jì)是可行的，這使得晶圓背面底部接觸結(jié)構(gòu)成為對業(yè)界來說具有強(qiáng)大吸引力的選擇。目前正在進(jìn)行研究以確定最佳觸點(diǎn)布線方法。

封面圖片來源：拍信網(wǎng)