DDR2內(nèi)存使用240pin的模組，但是它的長度和184pin的DIMM 一樣，也就是說DDR2 模組的pin 之間更加緊密了。模組的特性可以讓它適應更高的工作頻率，而且，模組還能容納更高容量的內(nèi)存顆粒。DDR2模組的優(yōu)勢是明顯的，但也不能忽視它的缺點：首先，它在相同時鐘速率接口上使用了更高的工作頻率，第二，寫延遲被增加了。第三，內(nèi)存的價格會更加昂貴，因為在封裝上的成本增加了許多。

DDR2增加了posted CAS命令，它改變了以前對 SDRAM延遲的理解。在 SDRAM 和DDR SDRAM 的操作過程中存在許多延遲，如RAS 到CAS 的(行選擇信號到列選擇信號)的延遲tRCD(延遲也可稱為潛伏周期)。在200MHz 的頻率下，tRCD 延遲大約是20ns，這肯定會降低總線的利用效率。posted CAS 命令通過使用附加延遲(additive latency)的概念來解決這個問題。簡單說，設定整個讀延遲為CAS 延遲(CL)加上附加延遲，這樣做的好處是能夠使CAS 命令緊接著RAS 命令，tRCD 被附加延遲取代。而DDR2的寫延遲為讀延遲周期減一個時鐘周期，DDR2 通過增加地址和命令的FIFO(先入先出)寄存器來實現(xiàn)posted  CAS，通過寄存器保存CAS命令和地址直到附加延遲結(jié)束。在DDR2段交錯操作(bank-interleaving operation)時使用4bit突發(fā)模式來提高總線利用率。

DDR2引入了一個被稱為Additive Latency(附加延遲)的技術，理解這項技術我們需要知道真實的內(nèi)存操作環(huán)境，數(shù)據(jù)并不是隨時就能傳輸，甚至是在數(shù)據(jù)準備好的情況下也不可以，因為它還要受到內(nèi)存控制器狀態(tài)的限制。因此有時當內(nèi)存控制器在讀取早先初如化好的段(bank)時并不能同時發(fā)送命令去初始化下一個內(nèi)存段(bank)。僅僅是因為這里兩個命令需要使用相同的總線來發(fā)送兩個不同級別的信號，顯然這會造成沖突。因此它的結(jié)果就是造成了數(shù)據(jù)流中出現(xiàn)了泡泡(bubble，這里的意思就是數(shù)據(jù)流被打斷)，這是由于組織結(jié)構上的沖突。

DDR2引入了附加延遲(dditional latenc)去解決這個問題，它指向當傳送自動讀取下一個周期命令發(fā)生的沖突。因此，讀取數(shù)據(jù)延遲了一個時鐘周期，但是數(shù)據(jù)流中沒有泡泡(bubbles)了，提高了內(nèi)存子系統(tǒng)的效率。

DDR2內(nèi)存中的分歧就是可變讀延遲(Variable Write Latency)的能力。DDR 允許一個1T(一個時鐘周期)的寫延遲，而且這個時間規(guī)格是不能被改變的。到了DDR2，寫延遲依賴于讀延遲，而且等于讀延遲減一個時鐘周期，舉例來說，當讀延遲是7個時鐘周期，寫延遲就是6個時鐘周期。這看上去比DDR 的1個時鐘周期糟糕了許多，但實際上，它并沒有那么糟，因為在DDR中寫處理需要經(jīng)過一些特別的準備，但是DDR2中就不需要了。因此，它們雖然有差別，但是差別并不大。最后的結(jié)果是，DDR2的寫延遲要比DDR高三倍。